`default_nettype none

module arsr_m (
    input rst_w_ni,
    input clk_w_i,

    output rst_w_no
);
    right_shift_reg_m #(
        .WIDTH_CP_I(2),
        .SHIFT_WIDTH_CP_I(1),
        .INIT_VALUE_CP_I(0)
    ) rs_reg_i_l (
        .rst_w_ni(rst_w_ni),
        .clk_w_i(clk_w_i),
        .shift_en_w_pi(1),
        .data_wp_i(1),
        .set_en_w_pi(0),
        .set_wp_i(0),

        .data_wp_o(rst_w_no),
        .get_wp_o ()
    );
endmodule
